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利用PCB分层堆叠设计抑制EMI辐射

2019-07-09 点击量:

解决PCB的EMI(电磁干扰)问题的办法很多,既可以采用EMI抑制涂层,选用合适的EMI抑制元器件和EMI仿真设计等现代的EMI抑制方法,也可以利用PCB分层堆叠设计技巧控制EMI辐射 [11]

3.4.1 共模EMI的抑制

在IC的电源引脚附近合理地安置适当容量的电容,可滤除由IC输出电压的跳变产生的谐波。但由于电容有限的频率响应特性,使得电容无法在全频带上干净地除去IC输出所产生的谐波。除此之外,电源汇流排上形成的瞬态电压在去耦路径的电感两端会形成电压降,这些瞬态电压是主要的共模EMI干扰源。

对于电路板上的IC而言,IC周围的PCB电源层(电源平面)可以看成一个优良的高频电容器,它可以吸收分立电容所泄漏的那部分RF能量。此外,优良的电源层的电感较小,因此电感所合成的瞬态信号也小,从而可进一步降低共模EMI。对于高速数字IC而言,数字信号的上升沿越来越快,电源层到IC电源引脚的连线必须尽可能短,最好是直接连到IC电源引脚所在的焊盘上。

为了抑制共模EMI,电源层要有助于去耦和具有足够低的电感,而且这个电源层必须是一个设计相当好的电源层的配对。一个好的电源层的配对与电源的分层、层间的材料,以及工作频率(即IC上升时间的函数)有关。通常,电源分层的间距是6mil,夹层是FR4材料,则每平方英寸电源层的等效电容约为75pF。显然,层间距越小,电容越大。

按照目前高速数字IC的发展速度,上升时间在100~300ps范围的器件将占有很高的比例。对于上升时间为100~300ps的电路,3mil层间距对大多数应用将不再适用。因此,有必要采用层间距小于1mil的分层技术,并用介电常数很高的材料(如陶瓷和加陶塑料)代替FR4介电材料。现在,陶瓷和加陶塑料可以满足上升时间为100~300ps电路的设计要求。

对于常见的上升时间为1~3ns的电路,PCB采用3~6mil层间距和FR4介电材料时通常能够处理高频谐波,并使瞬态信号足够低,也就是说可以使共模EMI降得很低。本节给出的PCB分层堆叠设计实例将假定层间距为3~6mil。

3.4.2 设计多电源层抑制EMI

如果同一电压源的两个电源层需要输出大电流,则印制电路板应布成两组电源层和接地层。在这种情况下,每对电源层和接地层之间都放置了绝缘层,这样就会得到所期望的等分电流的两对阻抗相等的电源汇流排。如果电源层的堆叠造成阻抗不相等,则分流就不均匀,瞬态电压将大得多,并且EMI会急剧增加。

如果印制电路板上存在多个数值不同的电源电压,则相应地需要多个电源层。要牢记需为不同的电源创建各自配对的电源层和接地层。在上述两种情况下确定配对电源层和接地层在电路板的位置时,要切记制造商对平衡结构的要求。

注意: 鉴于大多数工程师设计的印制电路板是厚度为62mil、不带盲孔或埋孔的传统印制电路板,因此上述关于印制电路板分层和堆叠的讨论都局限于此。对于厚度差别太大的印制电路板,上述推荐的分层方案可能不理想。此外,带盲孔或埋孔的印制电路板的加工工艺不同,上述的分层方法也不适用。在印制电路板的设计中,厚度、过孔工艺和印制电路板的层数不是解决问题的关键,而优良的分层堆叠才是保证电源汇流排的旁路和去耦,使电源层或接地层上的瞬态电压最小,并将信号和电源的电磁场屏蔽起来的关键。理想情况下,信号走线层与其回路接地层之间应该有一个绝缘隔离层,配对的层间距(或一对以上)应该越小越好。根据这些基本概念和原则,才能设计出达到设计要求的印制电路板。现在,IC的上升时间已经很短并将更短,在PCB叠层设计时,利用好的PCB叠层设计方案解决EMI屏蔽问题是必不可少的。

3.4.3 PCB叠层设计实例

1.走线设计

从信号走线来看,好的分层策略应该是把所有的信号走线放在一层或若干层,这些层紧挨着电源层或接地层。对于电源,好的分层策略应该是电源层与接地层相邻,且电源层与接地层的距离尽可能短。

2.4层板

4层板的设计存在若干潜在问题。首先,传统的厚度为62mil的4层板,即使信号层在外层,电源和接地层在内层,电源层与接地层的间距仍然过大。

如果成本要求是第一位的,可以考虑表3-7中所列的2种传统4层板的替代方案。这2个方案都能改善EMI抑制的性能,但只适用于板上元件密度足够低和元件周围有足够面积(放置所要求的电源覆铜层)的场合。

第一种为首选方案,PCB的外层均为接地层,中间两层均为信号/电源层。信号层上的电源用宽线走线,这可使电源电流的路径阻抗低,且使信号路径的阻抗也变低。从EMI控制的角度看,这是现有的最佳4层PCB结构。

第二种方案的外层走电源和地,中间2层走信号。该方案相对传统4层板来说,改进效果要小一些,层间阻抗和传统的4层板一样欠佳。

如果要控制走线阻抗,在上述叠层方案中都要非常小心地将走线布置在电源和接地覆铜岛的下边。另外,电源或接地层上的覆铜岛之间应尽可能地互连在一起,以确保DC和低频的连接性。

表3-7 2种不同结构的4层板叠层设计形式

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3.6层板

如果4层板上的元件密度比较大,则最好采用6层板。但是在6层板的设计中,某些叠层方案对电磁场的屏蔽作用不够好,对电源汇流排瞬态信号的降低作用甚微。下面讨论表3-8中所列的4个实例。

表3-8 6层板设计的一些叠层方案

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表3-8中的方案1将电源和地分别放在第2和第5层,由于电源覆铜阻抗高,所以对控制共模EMI辐射非常不利。不过从信号的阻抗控制观点来看,这一方法却是非常正确的。

表3-8中的方案2将电源和地分别放在第3和第4层,这一设计解决了电源覆铜阻抗问题,但由于第1层和第6层的电磁屏蔽性能差,则差模EMI增加了。如果两个外层上的信号线数量最少,走线长度很短(短于信号最高谐波波长的1/20),则这种设计可以解决差模EMI问题。将外层上的无元件和无走线区域覆铜填充,并将覆铜区接地(每1/20波长为间隔),则对差模EMI的抑制特别好。如前所述,要将覆铜区与内部接地层多点相连。

通用高性能6层板设计如表3-8中的方案3所示,一般将第1和第6层布为地层,让第3和第4层走电源和地。由于在电源层和接地层之间是两层居中的双微带信号线层,因而EMI抑制能力是优异的。该设计的缺点在于走线层只有两层。前面介绍过,如果外层走线短且在无走线区域覆铜,则用传统的6层板也可以实现相同的堆叠。

表3-8中的方案4所介绍的另一种6层板布局为信号、地、信号、电源、地、信号,这可实现高级信号完整性设计所需要的环境。信号层与接地层相邻,电源层和接地层配对。显然,其不足之处是层的堆叠不平衡,这通常会给加工制造带来麻烦。解决问题的办法是将第3层所有的空白区域填上铜,填上铜后如果第3层的覆铜密度接近于电源层或接地层,则这块板可以不严格地算做结构平衡的电路板。覆铜区必须接电源或接地。连接过孔之间的距离仍然是1/20波长,不见得处处都要连接,但理想情况下应该连接。

10层板

由于多层板之间的绝缘隔离层非常薄,所以10或12层的电路板层与层之间的阻抗非常低,只要分层和堆叠不出问题,完全有希望得到优异的信号完整性。要按62mil厚度加工制造12层板,困难比较多,能够加工12层板的制造商也不多。

由于信号层和回路层之间总是隔有绝缘层,故在10层板设计中分配中间6层来走信号线的方案并非最佳。另外,让信号层与回路层相邻很重要,即PCB的叠层布局应为信号、地、信号、信号、电源、地、信号、信号、地、信号,如表3-9所示。

表3-9 改进的一个10层板设计实例

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这一设计为信号电流及其回路电流提供了良好的通路。恰当的布线策略是:第1层沿X方向走线,第3层沿Y方向走线,第4层沿X方向走线,以此类推。直观地看走线,第1层和第3层是一对分层组合,第4层和第7层是一对分层组合,第8层和第10层是最后一对分层组合。当需要改变走线方向时,第1层上的信号线应借由“过孔”转到第3层以后再改变方向。实际上,也许并不总能这样做,但作为设计概念还是要尽量遵守此策略。

同样,当信号的走线方向变化时,应该借由“过孔”从第8层和第10层或从第4层到第7层走线。这样布线可确保信号的前向通路和回路之间的耦合最紧。例如,如果信号在第1层上走线,回路在第2层且只在第2层上走线,那么第1层上的信号即使是借由“过孔”转到了第3层上,其回路仍在第2层,从而保持了低电感、大电容的特性,以及良好的电磁屏蔽性能。

如果实际走线不是这样,如第1层上的信号线经由过孔到第10层,这时回路信号只好从第9层寻找接地平面,回路电流要找到最近的接地过孔(如电阻或电容等元件的接地引脚),如果碰巧附近存在这样的过孔,则真的“走运”了;但假如没有这样近的过孔可用,电感就会变大,电容会减小,而EMI一定会增加。

当信号线必须经由过孔离开现在的一对布线层到其他布线层时,应就近在过孔旁放置接地过孔,这样可以使回路信号顺利返回恰当的接地层。对于第4层和第7层的分层组合,信号回路将从电源层或接地层(即第5层或第6层)返回,这时因为电源层和接地层之间的电容耦合良好,信号容易传输。 

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